Diseño e implementación de un algoritmo de gestión de memoria para disminuir las Escrituras en una Memoria de Tecnología STT-RAM

Abstract

En los últimos años se han buscado alternativas a las tecnologías actuales de memoria caché. Una de estas es la tecnología STT-RAM que se destaca por su gran escalabilidad, menor costo de producción, no volatilidad y bajo consumo de energía de fuga. Sin embargo, la escritura requiere de una corriente lo suficientemente grande para cambiar la polarización de espín de cada celda, por lo tanto, se requiere más potencia que la lectura. En este sentido, se propone reemplazar el tercer nivel compartido de caché (L3) con tecnología SRAM tradicional por una memoria STT-RAM. Por lo tanto, se requiere un mecanismo que disminuya la cantidad de escrituras a esta memoria para que sea viable comercialmente. Existen varias investigaciones para reducir la cantidad de escrituras en este tipo de memorias, por ejemplo, mediante la implementación de un algoritmo de terminación temprana de escritura, o utilizando políticas de gestión de escritura. En la presente investigación, se proponen dos tipos de algoritmos de detección de reuso por medio de una caché FIFO. El primer algoritmo da seguimiento a todos los bloques victimizados de L2 que serían escritos en L3, mientras que en el segundo algoritmo solo se detecta la reutilización de los bloques limpios y victimizados en L2. Un bloque tiene reuso si es utilizado más de una vez por el procesador o bien si los datos provienen de L3. Solo los bloques que se encuentren en la memoria FIFO tendrán reuso y se escribirán en L3 dando como resultado una menor escritura de bloques en este nivel de jerarquía. La implementación se realiza sobre el simulador de arquitectura gem5 y se efectuaron pruebas simuladas con el benchmark SPEC CPU 2006. Se realizan simulaciones para cada prueba del benchmark con un solo núcleo y se ejecutan mezclas de estas con ocho núcleos para ejercitar más la arquitectura implementada. De las simulaciones se extrajeron métricas...